Все что вы хотели узнать о разработке и производстве микросхем, но стеснялись спросить
* Во-первых, к семинарам присоединилась Cadence Design Systems, одна из двух ведущих компаний в области автоматизации проектирования микросхем. Cadence представит часовой доклад с программой в конце этого поста.
Регистрация на сайте http://edunano.ru/doc/6335690702352234538 (UPD: по-видимому, первоначальная регистрация переполнилась. Но роснановцы сказали что если первый зал переполнится, они выделят зал побольше. Напишите емейл на Yulia.Osaulets@rusnano.com)
* Во-вторых, к семинарам присоединились четыре ведущих российских компаний-проектировщиков микросхем: АО «НИИМА «Прогресс», АО «БАЙКАЛ ЭЛЕКТРОНИКС», ООО «ЛАБСИСТЕМС» и ОАО НПЦ «ЭЛВИС». Каждая из них сделает публичную презентацию с информацией, которую вы при других обстоятельствах как правило не сможете получить без NDA.
* В-третьих, в дополнение к официальной программе семинаров в Москве, Санкт-Петербурге и Киеве мы решили организовать неформальные встречи интересующихся в виде прогулки сначала по Москве в это воскресенье, 30 октября.Вы сможете показать Чарльзу Данчеку Москву (он в первый раз в России) и спросить про проектирование чипов.
Мы подумываем, чтобы в следующих год расширить такие мероприятия на регион Новосибирск-Томск, в связи с чем вот приветственное видео с девушкой из новосибирского академгородка:
Пояснение: РОСНАНО и МИСиС организуют семинар Nanometer ASIC в Москве, но в Питере такой семинар организует Университет ИТМО, а в Киеве — КПИ и КНУ, лаборатория «Лампа» КПИ и студенческое workspace «Белка» КПИ.
Детали про встречу и семинары — под катом:
Формат неформальной встречи будет тот же, что и формат похожей прошлогодней встречи (которая правда была без Чарльза Данчека). Встречаемся в 12 часов дня в воскресенье 30 октября, выход метро Смоленская синей ветки метро (традицию точки встречи мы переняли от МИФИ-шников). После этого мы идем в 15.00 обедать в Жан-Жак на Никитском бульваре, чтобы перепозиционировать Жан-Жак из места встреч креативных гуманитариев в место встреч суровых инженеров микроэлектронной промышленности.
Информация о семинаре «Специализированные интегральные схемы наноуровня»
Семинар знакомит слушателей с поэтапной разработкой интегральных схем специального назначения (далее — ASIC) по технологиям наноуровня (32 нм и ниже).
Информация о лекторе: Чарльз Данчек (Charles Dancak)
Международный эксперт, профессор Калифорнийского университета в Санта Крус в Кремниевой Долине, инженер управленческого аппарата компании Synopsys на протяжении 10 лет.
Получил MSEE в университете штата Висконсин (Мэдисон), а также степень магистра в области физики твердого тела в Политехническом институте Нью-Йорка (Бруклин). Преподавал в восьми странах. Работал в компаниях Teradyne, Cadence и Silicon Compilers.
В рамках семинара будут рассмотрены следующие вопросы:
ЭТАП 1: СПЕЦИФИКАЦИЯ
• Принципы работы элементов И НЕ и ИЛИ НЕ, топология стандартной ячейки, пригодной для синтеза.
• Спецификация КМОП чипа как продукта на бумаге: таблица характеристик; исследование реализуемости; стоимость чипа.
• Экосистема бизнеса ASIC без собственных производственных мощностей (fabless); опции технологического процесса; пластины для шаттл-запусков; другие ключевые детали планирования.
• Наглядный пример: Broadcom 1103 CMOS Ethernet IP phone chip (КМОП чип для IP-телефонии).
ЭТАП 2: ПРАКТИЧЕСКАЯ РАЗРАБОТКА
• Пример: написание RTL кода для простой цифровой функции на SystemVerilog.
• Как инструменты синтеза СБИС преобразуют RTL описание в оптимизированные схемы из стандартных ячеек.
• Вычисление задержек на логическом уровне, исходя из данных стандартных библиотечных ячеек и оценочных значений длин цепей.
• Синтез из RTL кода в логику, специфичную конкретной технологии. Наложение ограничений на период тактовых сигналов.
• Временные характеристики одного цикла тактового сигнала: могут ли новые данные пройти критический путь в течение одного цикла.
• Написание RTL утверждений по аналогии с исполняемыми комментариями, которые проверяются посредством симуляторов или средствами FEC (формальной верификации).
Подраздел: Проектирование на основе IP-блоков
• Форматы IP-блоков: программные (синтезируемые), аппаратные (перепрограммируемые), топологически-жесткие. Как формат влияет на цену.
• Типы IP-блоков: Центральный процессор (CPU), процессор цифровой обработки сигналов (DSP), графический процессор (GPU), блок обработки радиосигналов (RPU), криптография, цифровые интерфейсы, аналоговые схемы.
• Классы IP-блоков центрального процессора: блоки начального уровня для MCU и IoT, среднего уровня для эффективных встроенных систем, высокопроизводительного уровня. Многоядерные блоки; гомогенные и гетерогенные вычисления.
• Шины и сети на кристалле. Использование интерфейсных конструкций языка SystemVerilog для того, чтобы инкапсулировать шинные соединения с лаконичным и многократно используемым кодированием.
Подраздел: радиочастотный/аналоговый дизайн
• Типовой маршрут проектирования для внутрикристального радиочастотного/беспроводного проектирования, невосприимчивого к вариациям процесса.
• Пример: проектирование генератора, управляемого напряжением (VCO), до топологии GDSII.
• Написание Verilog-AMS модели VCO для обнаружения ошибок, подобных неправильной полярности или пересеченным сигналам.
ЭТАП 3: ФУНКЦИОНАЛЬНАЯ ПРОВЕРКА
• Эволюция испытательного стенда: от простого стенда уровня блока до многоуровневого стенда системы, использующего транзакции; ограниченные случайные воздействия (CRV); встроенные утверждения SystemVerilog; критерий функционального охвата.
• Формальная проверка эквивалентности для подтверждения: функциональность не изменится после введения цепей сканирования, внедрения тактового сигнала и изменений, вносимых в ручном режиме (ECOs).
• Эмуляция на аппаратных средствах: построение аппаратной модели на основе FPGA, что является идеальным для ранней отладки для разрабатываемого, но еще не производимого, чипа.
ЭТАП 4: ИМПЛЕМЕНТАЦИЯ
• Синтез проверенного исходного RTL кода, удовлетворение временным требованиям, ограничениям по площади и т.д.
• Обработка тактовых сигналов во время логического синтеза и физического проектирования. Конвергенция доменов синхросигналов.
• Нарушение временных характеристик. Методы исправления. Вычисление задержек элементов и цепей.
• Физические этапы проектирования: топологическое планирование, размещение стандартных ячеек, синтез дерева тактового сигнала, трассировка.
• Подготовка кристалла к производству: разводка электропитания, устранение перегрузок или избыточного падения напряжения (IR drop), проверка правил проектирования (DRC).
Подраздел: Дизайн для тестирования
• Вставка цепи сканирования системы, генерация тестовых шаблонов для обнаружения ошибок типа константа, замыканий (bridging) и ошибок задержки.
• Встроенная самодиагностика для блоков памяти (MBIST) и логических блоков (LBIST и STUMPS).
• Организация периферийного сканирования по периферии чипа для тестирования на уровне плат.
Подраздел: передача в производство
• Каковы причины нарушения целостности сигналов, подобных перекрёстным помехам?
• Что такое геометрические (DRC) и электрические (ERC) правила. Почему используются нестандартные правила.
• Сверка топологии и схемы (LVS) для того, чтобы подтвердить соответствие топологии со схемным описанием.
• Общий GDSII файл, геометрическое описание оттрассированной топологии всего кристалла.
• Загрузка GDSII файла на производство масок. Подготовка к созданию маски (OPC).
ЭТАП 5: ПРОИЗВОДСТВО
• Как база данных GDSII используется для создания набора точных масок или фотошаблонов. Что ограничивает разрешающую способность?
• Основные методы изготовления: фотолитография, окисление, ионная имплантация, металлизация, IMD, CMP.
• Как инновационные разработки, подобные двойной литографии, обеспечивают выполнение закона Мура в настоящем и будущем.
Подраздел: FEOL производство (нанесение полупроводниковых структур)
• Изоляция мелкими канавками (Shallow-trench isolation) — секрет для экономичной обработки КМОП пластин.
• Формирование затвора поликремния (включая HKMG) и имплантация стока/истока.
• Изготовление комплиментарных транзисторов n и p типа — основы инвертора.
Подраздел: BEOL производство (нанесение слоев металла)
• Как наносится слой Металла 1 с помощью нанесения медного орнамента (copper damascene processing).
• Изолирование каждого слоя металла от следующего (IMD), формирование контактов/переходных межслойных соединений.
• Бампирование пластин, предназначенных для flip-chip корпусирования. Wire-bond (разварка проволокой).
• Разбраковка пластин: тестирование для выявления годных кристаллов для корпусирования.
ЭТАП 6: ОТБРАКОВКА
Упаковка кристалла с помощью flip-chip или wire-bond, тестирование, проверка на минимальное быстродействие и отбраковка для использования в системе заказчика в течение срока пригодности продукта. Включает:
Подраздел: Проектирование корпуса и сборка
• Совместная разработка корпуса: электрические, тепловые, механические соображения.
• Технологии flip-chip и wire-bonding.
• Поток сигнала вне кристалла, через слои металла, RDL слой, бампы, вывод для PC платы. Моделирование влияния корпуса.
• Кремниевые переходы и технологии 3D корпусирования.
Подраздел: Тестирование и Диагностика
• В пределах ATE: Как тестовый вектор обнаруживает одну константную ошибку из миллионов на микросхеме.
• Shmoo plots (тексто-графические диаграммы); анализ работы чипа при технологически граничных условиях.
• Функциональное тестирование на диапазоне частот; измерение fmax и статического Iddq.
Подраздел: Проверка кремния
• Разработка проверочной платы с пользовательским (FPGA) оборудованием для испытания устройства на требуемой частоте.
• Использование логических анализаторов, логов скан-тестов, JTAG портов и, нередко, инструментария на чипе.
• Технологии исправления ошибок, связанных с исправлениями в масках слоев металла, позволяющих использовать запасные элементы или триггеры.
В рамках семинара будут представлены примеры того, как инструменты САПР используются в реальных проектах АО «НИИМА «Прогресс», АО «БАЙКАЛ ЭЛЕКТРОНИКС», ООО «ЛАБСИСТЕМС» и ОАО НПЦ «ЭЛВИС».
Программа семинара «Специализированные интегральные схемы наноуровня»
Место проведения: НИТУ «МИСиС», главный корпус, аудитория Б-636.
31.10.16
9.00—9.30 Регистрация
9.30—9.45 Представление докладчика
9.45—10.45 Этап 1: Спецификация
Микросхемы: основные понятия, исторический взгляд, ключевые открытия, переключатели n-типа и p-типа, КМОП-логика.
10.45—11.00 Перерыв
11.00—12.00 Этап 1: Описание микросхем (продолжение)
Экосистема фаблесс СБИС. Стоимость чипа.
12.00—13.00 Этап 2: Практическая разработка
Написание RTL кода на SystemVerilog для простой логической функции (serializer, сериалайзер). Синтез в нетлист на основе стандартных ячеек. Расчет задержек. Один цикл синхронизации. Исправление нарушений синхронизации. RTL утверждения.
Демо-кейс АО «НИИМА «Прогресс».
13.00—14.00 Обед
14.00—15.00 Этап 2: Практическая разработка (продолжение)
[совместная презентация с Юрием Панчулом, Imagination Technologies]
Подраздел: проектирование Систем на Кристалле (СнК) на основе IP-ядер и шин. Основные типы IP-ядер. Шины и интерфейсы на кристалле.
Демо-кейс АО «БАЙКАЛ ЭЛЕКТРОНИКС».
15.00–15.15 Перерыв
15:15—16.00 Этап 2: Практическая разработка (продолжение)
Подраздел: радиочастотное (RF)/аналоговое проектирование и моделирование.
16.00—17.30 Этап 3: Функциональная Верификация
Эволюция тестовых наборов, от базовых на блочном уровне до многослойных на системном уровне. Верификация случайными выборками с ограничениями (CRV). Контроль утверждений SystemVerilog. Верификация формальной эквивалентности (FEC). Аппаратная эмуляция на основе ПЛИС.
17.30—18.00 Итоги:
Обсуждение, вопросы и ответы.
18.00—19.00 Тематическая презентация Cadence Design Systems
«Маршрут физического проектирования цифровых СБИС с использованием платформы Cadence Innovus».
01.11.16
9.00—9.45 Регистрация, утренний кофе
9.45—10.45 Этап 4: Имплементация
Финальный синтез. Переход от логического уровня к физическому. Технологический файл: базовые слои; слои металла; паразитные сопротивления и емкости. Базовое планирование; размещение стандартных ячеек; синтез дерева синхронизации; трассировка (глобальная и детальная). Решение проблем сходимости задачи трассировки.
Демо-кейс ООО «ЛАБСИСТЕМС».
10.45—11.00 Перерыв
11.00—11.30 Этап 4: Имплементация (продолжение)
Подготовка кристалла к производству: размещение контактных площадок; разводка электропитания; избыточное падение напряжения (IR drop); DFM; проверка стандартных и заказных правил проектирования.
11.30—12.00 Этап 4: Имплементация (продолжение)
Подготовка к производству. Переход от разработки к изготовлению. Финальная проверка геометрических и электрических правил проектирования (DRC, ERC). Сверка топологии и схемы (LVS). Создание GDSII файла.
Демо-кейс ОАО НПЦ «ЭЛВИС».
12.00—13.00 Этап 5: Производство: нанесение полупроводниковых структур, FEOL
От базы данных GDSII до набора масок. Нанесение полупроводниковых структур из базы данных проекта на кристалл слой за слоем. Шаги начального этапа (front-end). Базовые слои (полупроводниковые структуры) инвертора.
13.00—14.00 Обед
14.00—15.00 Этап 5: Производство: нанесение слоев металла, BEOL (продолжение)
Стек слоев металлизации. Медь: почему и как? Слои металлизации не одинаковы. Слой перераспределения ввода-вывода (RDL — ReDistribution Layer). Шаги конечного этапа (back-end). Законченная схема инвертора.
Разбраковка пластин.
15.00—15.15 Перерыв
15.15—16.15 Этап 6: Отбраковка
Подраздел: Проектирование корпуса и его сборка. 3-D корпусирование. Тестирование и тестопригодность. Диагностика чипа для заказчика. Shmoo plots (тексто-графические диаграммы) и работа чипа при граничных технологических условиях. Статистические флуктуации технологического процесса.
16.15—17.00 Этап 6: Отбраковка (продолжение)
Проверка кремния: последний шанс найти ошибки. Техника исправления ошибок, часто за счет исправления в масках слоев металла, что позволяет использовать запасные элементы или триггеры. Вопросы долговременной надежности. Подготовка к производству.
17.00—18.00 Итоги:
Обсуждение, вопросы и ответы.
Программа от Cadence:
Маршрут физического проектирования цифровых СБИС с использованием платформы Cadence Innovus.
— Знакомство с Innovus
— Технологии массовой параллелизации для увеличения производительности
— Новое поколение алгоритмов размещения GigaPlace
— Инновационный подход к синтезу дерева синхронизации CCOpt
— Улучшенный движок трассировки NanoRoute
— Современные алгоритмы многофакторной оптимизации GigaOpt
— Поддержка самых современных технологических процессов вплоть до 7 нм
— Тесная интеграция с инструментами sign-off
— Интеграция с платформой аналогового проектирования через общую базу данных OpenAccess
Два примера софтвера от Cadence из других семинаров и выставок:
1. Тул для синтеза Genus — вот фрагмент его презентации в июне на выставке Design Automation Conference 2015 в Сан-Франциско:
2. Симуляция и верификация. Вот как выглядит отладка процессорного ядра MIPS microAptiv UP из пакета MIPSfpga в среде SimVision. Названия сигналов mpc_ на waveform — это master pipeline control (контроль главного конвейера):
Комментарии (3)
25 октября 2016 в 15:45
0↑
↓
Места закончились? Сайт пишет: «К сожалению, данная регистрация закрыта»
YuriPanchul
25 октября 2016 в 15:51
0↑
↓
Они сказали что если первый зал переполнится, они выделят зал побольше. Напишите емейл на Yulia.Osaulets@rusnano.com
25 октября 2016 в 15:57
0↑
↓
На хабре была года с полтора назад статья о том, как человек пытается в кустарных условиях микросхемы делать. ЕМНИП, в первой части было только описание целей и методов + поиск реактивов. Может, кто-нибудь знает, существует ли продолжение?
