Новая статья: CFET: быстрее, меньше, надёжней20.07.2026 21:15

Как стало известно в середине 2026 года, исследовательская группа под руководством Сюэлэя Ляна (Xuelei Liang) из Школы электроники Пекинского университета впервые в мире создала логические контуры целиком на транзисторах CFET — с каналами из углеродных нанотрубок. По утверждению разработчиков, структура единичного транзистора вышла эффективной и простой: расположенные одна над другой зоны дырочной (n-FET) и электронной (p-FET) проводимости идентичны по площади и прекрасно согласуются по электрическим характеристикам. Построенный из таких транзисторов усилитель продемонстрировал завидную эффективность, достигнув при работе под напряжением 1,0 В пикового коэффициента усиления 164 — самого высокого из когда-либо зарегистрированных для схем этого типа на основе CFET. Кроме того, команда Сюэлэя Ляна создала на своих нанотрубчатых комплементарных транзисторах логические элементы NOR, OR, NAND и AND, четырёхтранзисторную статическую ячейку оперативной памяти (4T-SRAM), а вдобавок пятиступенчатый кольцевой генератор и даже многослойный фотодиод. Напрямую соединив выход фотодиода с входом CFET-инвертора, исследователи получили монолитную интегрированную сенсорно-вычислительную схему с применением углеродных нанотрубок, готовую с высокой точностью регистрировать даже крайне слабые потоки инфракрасного излучения в диапазоне длин волн 1200–1900 нм. Словом, у товарищей из Пекинского университета появился достойный задел для прогресса сразу по нескольким перспективным направлениям — включая и кремниевую фотонику, на которую немало надежд возлагают разработчики малоэнергоёмких ИИ-ориентированных вычислителей ближайшего будущего. Тема CFET актуальна не только для КНР: её деятельно развивают и американские исследователи — в IBM, в Intel, в Imec и много ещё где. Выходит, будущее полупроводниковой микроэлектроники — за комплементарными МОП-транзисторами?

⇡#Слишком нетолсто

Напомним (мы уже касались этого вопроса в материале об эволюции типов полупроводниковых транзисторов), что у обычного полевого (МОП) транзистора, базового кирпичика классической микроэлектронной вычислительной техники, ключевые структурные элементы — исток, сток и канал — располагаются в одной плоскости, заданной, собственно, поверхностью кремниевой пластины-заготовки. При этом в зависимости от того, что за заряды перемещаются по каналу под затвором, возможны прямые полевые транзисторы, или n-МОП, основу которых образует полупроводник n-типа, а исток и сток — зоны p-типа, и инверсные, которые устроены ровно наоборот. Архитектура же complementary FET (CFET), «взаимодополняющих» МОП, подразумевает, что на некотором участке подложки одна над другой располагаются комплементарные пары транзисторов n-МОП/p-МОП с замкнутыми затворами (они же кольцевые, они же «обнимающие» — gates-all-around, GAA), прямо как у различных вариантов актуальных сегодня GAAFET.

Дальнейшие планы развития полупроводниковых технологий, сформулированные международной научно-исследовательской организацией Imec как руководство к действию для работающих на самом переднем краю прогресса микроэлектронщиков, предполагают, что к 2030 году возможности нанолистовых и прочих подобных транзисторных конструкций с общим гребнем окажутся практически исчерпаны. И вот как раз тогда — примерно в районе технологической нормы «А7», маркетинговых 0,7 нм, — придёт пора осваивать CFET в серийном производстве: дороговизна и сложность таких транзисторов (и схем на их основе) померкнут в сравнении с затратами на попытки дальнейшего усовершенствования GAAFET.

Оговорки о том, сколь непросто и недёшево обходится освоение технологии CFET, сделаны для того, чтобы стало понятнее, почему такой крайне привлекательный подход к формированию транзисторов на кремниевой подложке до сих пор прозябает в лабораторных стенах. Ведь с формальной точки зрения у CFET перед GAAFET сплошные преимущества: меньше занимаемая площадь, выше энергоэффективность (за счёт сниженной величины рабочих напряжений), да вдобавок налицо разительная экономия на слоях металлических шин межсоединений. Напомним, что ещё в эпоху микронных — не нанометровых! — технологических норм микроэлектронщики стремились располагать классические планарные (плоские, без гребней) транзисторы как можно плотнее, для чего выводили соединительные шины между этими базовыми элементами логических схем в вышележащие слои. В результате над поверхностью кремниевой пластины-заготовки, на которой формируются полупроводниковые составляющие транзисторов, образуются дополнительные уровни металлизации, переложенные изолирующим диэлектриком — и соединяемые между собой (и с полупроводниковыми структурами в основании) посредством вертикальных контактов.

Для планарных транзисторных схем число таких слоёв может превышать десяток, для более компактных FinFET и GAAFET — пять-шесть. Поскольку CFET сами по себе существенно вытянуты по вертикали, появляется возможность организовывать межсоединения в плоскостях располагающихся один над другим трубчатых затворов, что в перспективе обещает избавление от большинства добавочных вышележащих слоёв металлизации — за исключением буквально одного-двух. И поскольку слои металлизации довольно внушительны по толщине, сокращение их количества по меньшей мере вдвое (от характерного для GAAFET) ведёт — даже с учётом более высоких полупроводниковых структур CFET — к снижению общей высоты микросхемы. А это с точки зрения стабильности её работы крайне важно: чем тоньше слой, в котором распространяются электрические сигналы, тем проще отводить от него тепло —, а значит, открываются перспективы для дальнейшего роста рабочей частоты таких чипов.

Чем с электротехнической точки зрения тот же GAAFET, прямой предшественник CFET, привлекательнее FinFET? В первую очередь тем, что даёт возможность кратно нарастить силу тока выборки (drive current), переносимого через единицу площади микросхемы. Здесь есть важная, но неочевидная тонкость: логика архитекторов вычислительных электронных схем кардинально отличается от парадигмы инженеров силовой электроники. Согласно закону Джоуля − Ленца, количество выделяемого при прохождении тока по участку цепи тепла пропорционально квадрату силы тока. Именно по этой причине длинные линии электропередач — высоковольтные: энергетически выгоднее оказывается существенно повысить напряжение и пропорционально снизить силу тока, поскольку мощность (а именно та — как скорость передачи энергии — важна для линии электропередач) определяется через произведение двух этих величин. Чем меньшая сила тока требуется для переноса заданной фиксированной мощности, тем ниже энергопотери, так что, если задаться целью соорудить эффективную электротехническую конструкцию, деваться от повышения напряжения попросту некуда.

Однако в случае вычислительной электроники всё принципиально иначе: её проектировщикам, по большому счёту, нет дела до энергопотерь (до определённого предела, конечно: если из-за перегрева начнут меняться свойства полупроводников, пиши пропало; поэтому такое внимание уделяют отводу тепла). Главное для них — обеспечить быструю и надёжную (с минимально возможным уровнем ошибок) обработку двоичных сигналов — для чего необходимо организовать прохождение по логической схеме упомянутого чуть ранее тока выборки — с использованием полупроводниковых транзисторов и составленных из тех логических схем. Утрируя, можно утверждать, что микроэлектронщики предпочли бы обходиться вовсе без токов, поскольку для них важна не передаваемая мощность, а информация; но, раз для функционирования полупроводниковых схем необходимы именно токи, что ж попишешь, — приходится работать с ними.

Современные транзисторы (любых конструкций) с затворами, толщина которых исчисляется единицами нанометров (буквально 2 нм для наиболее передовых техпроцессов), в принципе не рассчитаны на высокие напряжения. Дело в том, что напряжённость электрического поля прямо пропорциональна напряжению и обратно — характерному размеру электротехнического элемента; в данном случае той самой толщине (полу)проводника. Из-за крохотной величины этой толщины напряжённость поля даже при единицах вольт напряжения в самом обычном процессоре достигает многих мегавольт на погонный сантиметр. В результате носители заряда приобретают такие энергии, что повреждают саму структуру вещества канала; туннелируют сквозь изолятор, проявляя свои квантовые свойства; наконец, напрямую провоцируют пробой диэлектрика. Не следует также забывать, что высокая напряжённость электрического поля ускоряет возникновение дефектов в тонком слое образующего канал диэлектрика. Дефекты же, в свою очередь, провоцируют стремительное спонтанное формирование проводящих каналов (conductive percolation path), создающих стабильный контакт между истоком и стоком — и тем самым превращающих транзистор в банальный проводник. В общем, высоковольтными современным логическим схемам на кремниевой основе не быть.

⇡#Комплимент комплементарности

Именно поэтому рабочее напряжение, обеспечивающее функционирование отдельных транзисторов на чипе, со стандартных всего-то несколько десятилетий назад 5 В понижено ныне примерено до 1 В: намного больше никак нельзя — полупроводниковый наноприбор просто выйдет из строя. Соответствующим образом приходится наращивать силу тока, что проходит через канал каждого транзистора. Но когда таких транзисторов на каждом квадратном миллиметре микросхемы — триста с гаком миллионов, суммарная сила тока, необходимая для работы чипа целиком, непринуждённо переваливает за сотню ампер. Вот почему подход GAAFET настолько перспективнее FinFET: за счёт замены монолитного канала несколькими, уложенными вертикально, что увеличивает его эффективную ширину, выходит повысить значение силы тока логического сигнала (того самого тока выборки — drive current), пропускаемого через транзистор, — не поступаясь притом величиной напряжения.

Есть и ещё один существенный плюс разворота плоского транзисторного канала из вертикального положения («гребня» или «спинного плавника» в конструкции FinFET) в горизонтальное, каким оно было в исходном случае планарного транзистора. Дело в том, что кристаллическая решётка кремния (а на пластины-заготовки распиливают как раз монокристаллически кремниевые болванки), разумеется, анизотропна, и от того, какое именно кристаллографическое направление выбрано для подложки, зависят свойства формируемых на ней полупроводниковых структур. Чаще всего заготовки создают с кристаллографической ориентацией 100 (другое название этой характеристики — индекс Миллера). Но в этом случае перпендикулярный основной (горизонтальной, поскольку именно так пластина лежит в фотолитографе) плоскости «гребень» оказывается выполнен из материала с индексом Миллера 110. Что не слишком-то хорошо: хотя структура с кристаллографической ориентацией 110 механически прочнее, она обеспечивает меньшую электронную мобильность и характеризуется повышенной плотностью дефектов. В общем, электрические свойства чипа на транзисторах GAAFET оказываются ощутимо привлекательнее с вычислительной точки зрения, чем на FinFET, хотя расплачиваться за это приходится существенным усложнением (и удорожанием, разумеется, куда ж без этого) производственного процесса.

Впрочем, преимущество GAAFET нельзя назвать подавляющим. Хотя сила тока выборки для GAAFET-схем действительно выше, чем для построенных на FinFET в пределах той же самой производственной нормы, плотности транзисторов в том и в другом случае практически идентичны — поскольку зоны электронной и дырочной проводимости соседних элементов приходится разносить на довольно ощутимые расстояния, чтобы не допускать формирования паразитных каналов и пробоя диэлектрика между ними (проблема pMOS/nMOS separation). Частично задачу решают вилочные нанолистовые транзисторы (forksheet FET architecture), в структуре которых зоны электронной и дырочной проводимости разделяются вертикальным изолирующим слоем, что позволяет сблизить эти зоны на плоскости. Однако это не снимает проблему полностью: по мере дальнейшей миниатюризации техпроцессов придётся и толщину изолятора пропорционально уменьшать — повышая тем самым вероятность уже его пробоя.

Теперь, хочется верить, гораздо яснее причина, по которой структура CFET так плотно занимает умы микроэлектронщиков. И обычным GAAFET, и вилочным нанолистовым транзисторам проблема разнесения n— и p-областей проводимости присуща имманентно: области эти располагаются в одной плоскости на каждом из уровней многоэтажной затворной конструкции. Для комплементарных же FET характерно чередование уровней однотипной проводимости: у каждого такого транзистора n-области размещены строго над p-зонами. А это значит, что проблема pMOS/nMOS separation в главной плоскости заготовки попросту снимается: транзисторы — то есть соответствующие зоны проводимости в нижней и верхней частях каждого из них — можно располагать вплотную, с минимальным технологическим зазором, не беспокоясь о возможном пробое разделяющего их диэлектрика, поскольку на обоих ключевых уровнях окажутся заряды исключительно одной и той же полярности.

⇡#Вперёд, к победе CFET!

Так за чем же, спрашивается, дело стало? Всем чимпейкерам следует незамедлительно перейти на CFET, чтобы сразу же получить едва ли не двукратный прирост плотности транзисторов! Ах, если бы всё было так просто… Взять, к примеру, самый прямолинейный, он же монолитный, способ формирования комплементарных транзисторов, monolithic complementary FET (mCFET). Он не требует существенного пересмотра уже освоенных техпроцессов, поскольку все шаги, необходимые для создания зон p-проводимости на кремниевой подложке, последовательной укладки нанолистов над ними и замыкания полученной конструкции комплементарными областями n-проводимости не составляет особого труда свести в завершённую рабочую циклограмму. Другое дело, что выполнить такую циклограмму с приемлемо низким (для серийного массового производства) уровнем брака чрезвычайно сложно. Специалисты Imec сетуют, что допуски в ходе изготовления mCFET — чрезвычайно жёсткие: малейшее их несоблюдение приводит либо к обрыву вертикальных контактов (от n— к p-слою), либо к короткому замыканию, либо к ещё более досадному сочетанию этих дефектов в пределах даже той вертикальной полупроводниковой структуры, что формирует один-единственный транзистор. По этой причине кажущаяся простота перехода от GAAFET к mCFET грозит обернуться крайне высокой себестоимостью получаемых таким образом чипов — поскольку достойного выхода полностью годных микросхем с каждой пластины-заготовки (yield rate — в идеале этот показатель должен перевалить за 90%, чтобы производство стало заведомо коммерчески оправданным) при ожидаемой на доступном оборудовании частоте возникновения дефектов точно не выйдет.

Даже если предположить, что каким-то образом при CFET-производстве удастся радикально снизить частоту появления дефектов, в игру вступает ещё одно серьёзное ограничение, обусловленное самой конструкцией таких транзисторов. Затрагивая ранее вопросы изготовления многослойной компьютерной памяти, мы уже обращали внимание на целый ряд проблем, которые приходится решать при травлении полупроводниковых структур с чрезвычайно значительным соотношением сторон (high aspect ratio — HAR). Грубо говоря, в толще наносимых на пластину-заготовку слоёв необходимо протравливать узкие и глубокие колодцы с отношением диаметра к высоте от 10:1 до 50:1, а то и менее, с нанометровыми допусками. И загвоздка тут не только в том, чтобы доставить ограниченное число проводящих реакцию травления частиц строго на необходимые участки, не допуская их рассеяния по соседству. Чем разительнее расхождение в размерах между диаметром колодца и его глубиной, тем сильнее проявляет себя такой пренеприятнейший эффект, как зависимость скорости протравливания (фактически задержка этого процесса) от соотношения сторон: aspect ratio dependent etching (ARDE). Чем ýже колодец и чем больше его глубина, тем экспоненциально медленнее происходит реакция травления: при соотношении сторон 100:1 плотность потока производящих реакцию частиц на дне колодца не превышает 1,5% от её поверхностного значения.

На этом, впрочем, сложности не заканчиваются: осуществляющие травление частицы необходимо осаждать строго вертикально, чтобы получить колодец с прямыми ровными стенками. Стоит такой частице вильнуть вбок, опускаясь (из-за того, например, что массивная станина фотолитографа среагировала на не самое масштабное сейсмическое событие), как профиль колодца может исказиться, причём порой весьма чувствительным образом. Мало того: поскольку в HAR-структурах электроны и ионы, реализующие плазменное травление, разительно отличаются по массам (при равенстве по модулю электрических зарядов), разными оказываются их пространственное распределение и подвижность. Электроны склонны накапливаться на стенках и дне колодцев элементов, формируя локализованные электрические поля, —, а те, в свою очередь, отклоняют входящие в колодец ионы, усиливая тем самым стохастически возникающие искажения профиля (выемки, наклоны и проч.). Чем больше слоёв в структуре mCFET, тем сильнее проявляются такого рода эффекты.

Можно упомянуть ещё и о сложностях самого последовательного осаждения (для последующего протравливания) существенно гетерогенных слоёв, необходимых для формирования mCFET, и о потенциально способной полностью устранить проблему ARDE технологии травления слоями толщиной ровно в один атом (atomic layer etching, ALE), которая, однако, приносит в жертву качеству время, немилосердно растягивая производственные циклы… Словом, при всех бесспорных, казалось бы, достоинствах подхода mCFET он с очевидностью не станет основой массового производства чипов по техпроцессу »7A» — именно на этом уровне миниатюризации, напомним, эксперты Imec предсказали неизбежность окончательного отказа от GAAFET со всеми его нынешними и перспективными усовершенствованиями. Сегодня главное внимание разработчики именно серийных CFET-технологий уделяют последовательной схеме производства таких транзисторов (sequential CFET approach), подразумевающей раздельное изготовление «половинок» вертикальных транзисторов — зон с n— и p-проводимостью, организованных в соответствующие логические контуры, — с последующим соединением этих заготовок уже довольно хорошо отлаженным процессом переноса слоёв (layer transfer process).

У последовательной схемы — свои, тоже вполне очевидные минусы. Она априори дороже по себестоимости материалов и компонентов (на изготовление одной партии микросхем потребуются две заготовки плюс нетривиальный технологический комплекс для сверхпрецизионного переноса слоя высотой в несколько десятков нанометров с одной 300-мм в диаметре кремниевой пластины на другую), производственный процесс вынужден ограничиваться сравнительно низкими температурами отжига (около 500 °C, иначе велик риск повредить уже сформированные на исходных пластинах структуры, — тогда как для пущей надёжности соединяемых слоёв оптимальны температуры около 900 °C), велика вероятность возникновения геометрических ошибок при совмещении слоёв и т. д. Тем не менее проблемы эти решаются — в том числе за счёт таких нетривиальных шагов, как использование нанотрубчатых транзисторных каналов, — и уже к началу 2030-х CFET в том или ином виде наверняка начнут становиться мейнстримом актуального микропроцессорного производства.

Потому что иного способа уверенно преодолеть маркетинговый »1-нм» рубеж у ныне отлаженных полупроводниковых технологий нет —, а тормозить прогресс микроэлектроники тоже пока явно никто не намерен. Слишком уж велики ставки (в частности, неуклонно растут аппетиты больших языковых моделей), а разумной альтернативы полупроводникам как основе для массового производства универсальных вычислительных систем по-прежнему не видно. Значит, никаких принципиально иных вариантов нет, — только CFET, только вперёд!

©  3DNews