Подробнее о геометрии 10-нм процессоров Intel
На днях специалисты компании TechInsights опубликовали структурный обзор первых попавших в продажу 10-нм процессоров компании Intel (модели Core i3–8121U на архитектуре Cannon Lake). Компания TechInsights, кто не помнит, оказывает консультационные услуги проектировщикам чипов и обладает всем необходимым оборудованием для детального изучения полупроводниковых структур. Вскрыть процессор и изучить строение и химический состав одиночного транзистора — это для них обычное дело.
Сравнение транзисторов и техпроцессов (изображение Intel)
Забегая вперёд, отметим, все полученные TechInsights данные соответствуют тем, которые компания Intel озвучивала на последних симпозиумах. Сюрпризом стало лишь то, что Intel в слоях металлизации начала использовать рутений, в чём она раньше не признавалась. Но об этом позже. Пока TechInsights предлагает познакомиться с геометрией одиночной 10-нм ячейки памяти SRAM в исполнении Intel. Поможет нам в этом сайт WikiChip.
С тех пор, как компания Intel перешла на вертикальные затворы FinFET (с технологических норм 22 нм) ячейка SRAM набирается из комплекта рёбер. Техпроцесс 22 нм использовал 14 рёбер FinFET, 14-нм техпроцесс — 10 рёбер (если точнее — 9,5), а 10-нм техпроцесс использует 8 рёбер. Как нетрудно понять, всё это ведёт к увеличению плотности размещения транзисторов, что даёт плюс к плотности помимо снижения масштаба техпроцесса. Тем самым, по сравнению с 14-нм техпроцессом высота ячейки уменьшилась с 399 нм до 272 нм (с коэффициентом 0,68). Шаг размещения рёбер сократился с 42 нм до 34 нм. Это подтвердили замеры TechInsights.
Сравнение высоты 14-нм и 10-нм ячеек SRAM (изображение WikiChip)
Если предположить, что дизайн ячейки SRAM Intel — это двухвходовая NAND с двумя затворами (NAND2), то ширина ячейки составит 162 нм с шагом затворов 54 нм (уменьшено с 70 нм).
Ширина ячейки Intel (изображение WikiChip)
Два затвора активны, один в виде «болванки» как разделитель между ячейками. Из 8 рёбер для транзисторов используется пять: два с P-проводимостью (каналов) и 3 с N-проводимостью.
Структура 10-нм ячейки SRAM (изображение WikiChip)
Первый слой металлизации (M0) под транзисторами выполнен с шагом 40 нм. При этом Intel начала использовать технологию contact-on-active gate (COAG). Это означает, что контакт затвора перенесён из отдельной изолированной области вне ячейки SRAM прямо под активный затвор.
Металлические контакты M0 перенесены под активные затворы (изображение WikiChip)
Это можно было делать и раньше, но такое расположение контакта чревато опасностью короткого замыкания между соседними затворами и этого старались избегать. Компания Intel рискнула и дополнительно увеличила плотность размещения транзисторов.
Структура ячейки SRAM с контактами внутри (изображение WikiChip)
Следующий контактный слой металлических соединений M1 выполнен с уникальным для индустрии шагом 36 нм (уменьшен с 52 нм). Линии второго слоя металлизации выполнены с шагом 44 нм. На одну ячейку, как подтвердили в TechInsights, приходится 7 металлических линий с шагом 44 нм. Как ранее заявляли в Intel и TechInsights это подтвердила, процессор Core i3–8121U несёт в среднем 100,76 млн транзисторов на мм2. Здесь надо уточнить, что Intel использует собственную метрику, в которой учитывает весовые коэффициенты для элементов логики (0,6) и триггеров SSF (0,4). В данном случае компания начитала 90,78 млн транзисторов (затворов) на мм2 для NAND2 и 115,74 млн транзисторов на мм2 для SSF (Scan Flip-Flop).
Слой металлизации M1 (изображение WikiChip)
Слой металлизации M2 (изображение WikiChip)
Изучение химического состава слоёв металлизации выявило, что компания Intel в первых двух слоях металлизации (M0 и M1), а также в слое поликристаллического кремния (затворы и рёбра) для проводников начала использовать вместо меди кобальт и вольфрам (вольфрам использовался и раньше). В отличие от меди кобальт меньше подвержен процессам электромиграции и риску пробоя со временем оксидного слоя (TDDB, Time-dependent gate oxide breakdown). Иными словами, кобальт обеспечит длительную и бесперебойную работу транзисторов с минимальным разбросом характеристик. Кроме того, кобальт не требует защитного диффузионного барьера, как медь, что упрощает производство.
Использование материалов в слоях металлизации для 10-нм техпроцесса Intel (изображение WikiChip)
Также специалисты TechInsights нашли рутений в 10-нм чипе Intel. Подробности закрыты для общего освещения, а WikiChip предполагает, что рутений служит диффузионным барьером (покрытием) для медных проводников в слоях металлизации M2, M3 и M4. Использование кобальта и рутения будет отличаться у разных производителей, что только добавит интриги при сравнении, скажем, процессоров Intel и AMD (техпроцесс GlobalFoundries). По мнению последней, например, медь можно использовать и дальше во всех слоях металлизации, но достаточно добавить оболочку из рутения или нитрида тантала. Также GlobalFoundries считает, что медь с покрытием из кобальта (технология tCoSFB, Through-Cobalt Self Forming Barrier) имеет меньшее линейное сопротивление проводников, чем кобальт или рутений. Компания Intel выбрала свой путь. Посмотрим, куда заведёт выбор GlobalFoundries.
Типичный FinFET транзистор (изображение WikiChip)
